VHDL中,在process中的if(clk'event and clk='1')语句之间是并行进行的么?比如process（clk）beginif(clk'event and clk='1')then.end if;if(clk'event and clk='1')then.end if;end process;上面两个 if(clk'event and clk='1')then之间是并

VHDL中,在process中的if(clk'event and clk='1')语句之间是并行进行的么?比如process（clk）beginif(clk'event and clk='1')then.end if;if(clk'event and clk='1')then.end if;end process;上面两个 if(clk'event and clk='1')then之间是并
VHDL中,在process中的if(clk'event and clk='1')语句之间是并行进行的么?
比如process（clk）
begin
if(clk'event and clk='1')then
.
end if;
if(clk'event and clk='1')then
.
end if;
end process;
上面两个 if(clk'event and clk='1')then之间是并行执行的么?

VHDL中,在process中的if(clk'event and clk='1')语句之间是并行进行的么?比如process（clk）beginif(clk'event and clk='1')then.end if;if(clk'event and clk='1')then.end if;end process;上面两个 if(clk'event and clk='1')then之间是并
不是的,在process里的语句是顺序执行的.process之间是并行的.