wire left,right;reg [10:0] DATA1;wire [10:0]DATA2;reg flag;

wire left,right;reg [10:0] DATA1;wire [10:0]DATA2;reg flag;
wire left,right;
reg [10:0] DATA1;
wire [10:0]DATA2;
reg flag;

wire left,right;reg [10:0] DATA1;wire [10:0]DATA2;reg flag;

上面是Verilog HDL描述,不是VHDL描述；

声明了5个信号的数据类型：left和right是连线wire类型、DATA1是11位寄存器reg类型、DATA2是11根连线wire类型（是否是总线类型,则要看具体描述）、flag是寄存器reg类型.